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PCB設計時會出現的問題和設計技巧

發布時間 : 2017-12-13 11:11|浏覽次數 : 282

1、在電路板尺寸固定的情況下,如果設計中需要容納更多的功能,就往往需要提高PCB的走線密度,但是這樣有可能導致走線的相互幹擾增強,同時走線過細也使阻抗無法降低,請專家介紹在高速(>100MHz)高密度PCB設計中的技巧?

在設計高速高密度PCB時,串擾(crosstalk interference)確實是要特別注意的,因爲它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方:

1.控制走線特性阻抗的連續與匹配。

2.走線間距的大小。一般常看到的間距爲兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響,找出可容忍的最小間距。不同芯片信號的結果可能不同。

3.選擇適當的端接方式。

4.避免上下相鄰兩層的走線方向相同,甚至有走線正好上下重叠在一起,因爲這種串擾比同層相鄰走線的情形還大。

5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。在實際執行時確實很難達到完全平行與等長,不過還是要盡量做到。

除此以外,可以預留差分端接和共模端接,以緩和對時序與信號完整性的影響。

2、模擬電源處的濾波經常是用LC電路。但是爲什麽有時LC比RC濾波效果差?

LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因爲電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低,而電感值又不夠大,這時濾波效果可能不如RC。但是,使用RC濾波要付出的代價是電阻本身會耗能,效率較差,且要注意所選電阻能承受的功率。

3、濾波時選用電感,電容值的方法是什麽?

電感值的選用除了考慮所想濾掉的噪聲頻率外,還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流,則電感值太大會阻礙此大電流流經此電感的速度,增加紋波噪聲(ripple noise)。電容值則和所能容忍的紋波噪聲規範值的大小有關。紋波噪聲值要求越小,電容值會較大。而電容的ESR/ESL也會有影響。另外,如果這LC是放在開關式電源(switchingregulation power)的輸出端時,還要注意此LC所産生的極點零點(pole/zero)對負反饋控制(negative feedback control)回路穩定度的影響。

4、如何盡可能的達到EMC要求,又不致造成太大的成本壓力?

PCB板上會因EMC而增加的成本通常是因增加地層數目以增強屏蔽效應及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外,通常還是需搭配其它機構上的屏蔽結構才能使整個系統通過EMC的要求。以下僅就PCB板的設計技巧提供幾個降低電路産生的電磁輻射效應。

1、盡可能選用信號斜率(slewrate)較慢的器件,以降低信號所産生的高頻成分。

2、注意高頻器件擺放的位置,不要太靠近對外的連接器。

3、注意高速信號的阻抗匹配,走線層及其回流電流路徑(return current path),以減少高頻的反射與輻射。

4、在各器件的電源管腳放置足夠與適當的去耦合電容以緩和電源層和地層上的噪聲。特別注意電容的頻率響應與溫度的特性是否符合設計所需。

5、對外的連接器附近的地可與地層做適當分割,並將連接器的地就近接到chassis ground。

6、可適當運用groundguard/shunt traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。

7、電源層比地層內縮20H,H爲電源層與地層之間的距離。

5、當一塊PCB板中有多個數/模功能塊時,常規做法是要將數/模地分開,原因何在?

將數/模地分開的原因是因爲數字電路在高低電位切換時會在電源和地産生噪聲,噪聲的大小跟信號的速度及電流大小有關。如果地平面上不分割且由數字區域電路所産生的噪聲較大而模擬區域的電路又非常接近,則即使數模信號不交叉,模擬的信號依然會被地噪聲幹擾。也就是說數模地不分割的方式只能在模擬電路區域距産生大噪聲的數字電路區域較遠時使用。

6、另一種作法是在確保數/模分開布局,且數/模信號走線相互不交叉的情況下,整個PCB板地不做分割,數/模地都連到這個地平面上。道理何在?

數模信號走線不能交叉的要求是因爲速度稍快的數字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數字信號的源頭,若數模信號走線交叉,則返回電流所産生的噪聲便會出現在模擬電路區域內。

7、在高速PCB設計原理圖設計時,如何考慮阻抗匹配問題?

在設計高速PCB電路時,阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關系,例如是走在表面層(microstrip)或內層(stripline/double stripline),與參考層(電源層或地層)的距離,走線寬度,PCB材質等均會影響走線的特性阻抗值。也就是說要在布線後才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數學算法的**而無法考慮到一些阻抗不連續的布線情況,這時候在原理圖上只能預留一些 terminators(端接),如串聯電阻等,來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續的發生。

8、哪裏能提供比較准確的IBIS模型庫?

IBIS模型的准確性直接影響到仿真的結果。基本上IBIS可看成是實際芯片I/O buffer等效電路的電氣特性資料,一般可由SPICE模型轉換而得 (亦可采用測量,但**較多),而SPICE的資料與芯片制造有絕對的關系,所以同樣一個器件不同芯片廠商提供,其SPICE的資料是不同的,進而轉換後的IBIS模型內之資料也會隨之而異。也就是說,如果用了A廠商的器件,只有他們有能力提供他們器件准確模型資料,因爲沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不准確,只能不斷要求該廠商改進才是根本解決之道。

9、在高速PCB設計時,設計者應該從那些方面去考慮EMC、EMI的規則呢?

一般EMI/EMC設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方面. 前者歸屬于頻率較高的部分(>30MHz)後者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分.一個好的EMI/EMC設計必須一開始布局時就要考慮到器件的位置, PCB叠層的安排, 重要聯機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事後解決則會事倍功半, 增加成本. 例如時鍾産生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內層並注意特性阻抗匹配與參考層的連續以減少反射, 器件所推的信號之斜率(slewrate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲。另外,注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loopimpedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的範圍。最後,適當的選擇PCB與外殼的接地點(chassisground)。

10、如何選擇EDA工具?

目前的pcb設計軟件中,熱分析都不是強項,所以並不建議選用,其它的功能1、3、4可以選擇PADS或Cadence性能價格比都不錯。 PLD的設計的初學者可以采用PLD芯片廠家提供的集成環境,在做到百萬門以上的設計時可以選用單點工具。

11、請推薦一種適合于高速信號處理和傳輸的EDA軟件。

常規的電路設計,INNOVEDA 的 PADS 就非常不錯,且有配合用的仿真軟件,而這類設計往往占據了70%的應用場合。在做高速電路設計,模擬和數字混合電路,采用Cadence的解決方案應該屬于性能價格比較好的軟件,當然Mentor的性能還是非常不錯的,特別是它的設計流程管理方面應該是最爲優秀的。(大唐電信技術專家王升)

12、對PCB板各層含義的解釋

Topoverlay ----頂層器件名稱,也叫 top silkscreen 或者 top component legend, 比如 R1 C5,IC10。bottomoverlay----同理multilayer-----如果你設計一個4層板,你放置一個 free pad orvia,定義它作爲multilay 那麽它的pad就會自動出現在4個層上,如果你只定義它是top layer,那麽它的pad就會只出現在頂層上。

13、2G以上高頻PCB設計,走線,排版,應重點注意哪些方面?

2G以上高頻PCB屬于射頻電路設計,不在高速數字電路設計討論範圍內。而射頻電路的布局(layout)和布線(routing)應該和原理圖一起考慮的,因爲布局布線都會造成分布效應。而且,射頻電路設計一些無源器件是通過參數化定義,特殊形狀銅箔實現,因此要求EDA工具能夠提供參數化器件,能夠編輯特殊形狀銅箔。Mentor公司的boardstation中有專門的RF設計模塊,能夠滿足這些要求。而且,一般射頻設計要求有專門射頻電路分析工具,業界最著名的是agilent的eesoft,和Mentor的工具有很好的接口。

14、2G以上高頻PCB設計,微帶的設計應遵循哪些規則?

射頻微帶線設計,需要用三維場分析工具提取傳輸線參數。所有的規則應該在這個場提取工具中規定。

15、對于全數字信號的PCB,板上有一個80MHz的鍾源。除了采用絲網(接地)外,爲了保證有足夠的驅動能力,還應該采用什麽樣的電路進行保護?

確保時鍾的驅動能力,不應該通過保護實現,一般采用時鍾驅動芯片。一般擔心時鍾驅動能力,是因爲多個時鍾負載造成。采用時鍾驅動芯片,將一個時鍾信號變成幾個,采用點到點的連接。選擇驅動芯片,除了保證與負載基本匹配,信號沿滿足要求(一般時鍾爲沿有效信號),在計算系統時序時,要算上時鍾在驅動芯片內時延。

16、如果用單獨的時鍾信號板,一般采用什麽樣的接口,來保證時鍾信號的傳輸受到的影響小?

時鍾信號越短,傳輸線效應越小。采用單獨的時鍾信號板,會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸,建議采用差分信號。LVDS信號可以滿足驅動能力要求,不過您的時鍾不是太快,沒有必要的。

17、27M,SDRAM時鍾線(80M-90M),這些時鍾線二三次諧波剛好在VHF波段,從接收端高頻竄入後幹擾很大。除了縮短線長以外,還有那些好辦法?

如果是三次諧波大,二次諧波小,可能因爲信號占空比爲50%,因爲這種情況下,信號沒有偶次諧波。這時需要修改一下信號占空比。此外,對于如果是單向的時鍾信號,一般采用源端串聯匹配。這樣可以抑制二次反射,但不會影響時鍾沿速率。源端匹配值,可以采用下圖公式得到。

18、什麽是走線的拓撲架構?

Topology,有的也叫routingorder.對于多端口連接的網絡的布線次序。

19、怎樣調整走線的拓撲架構來提高信號的完整性?

這種網絡信號方向比較複雜,因爲對單向,雙向信號,不同電平種類信號,拓樸影響都不一樣,很難說哪種拓樸對信號質量有利。而且作前仿真時,采用何種拓樸對工程師要求很高,要求對電路原理,信號類型,甚至布線難度等都要了解。

20、怎樣通過安排叠層來減少EMI問題?

首先,EMI要從系統考慮,單憑PCB無法解決問題。層疊對EMI來講,我認爲主要是提供信號最短回流路徑,減小耦合面積,抑制差模幹擾。另外地層與電源層緊耦合,適當比電源層外延,對抑制共模幹擾有好處。

21、爲何要鋪銅?

一般鋪銅有幾個方面原因。1,EMC.對于大面積的地或電源鋪銅,會起到屏蔽作用,有些特殊地,如PGND起到防護作用。2,PCB工藝要求。一般爲了保證電鍍效果,或者層壓不變形,對于布線較少的PCB板層鋪銅。3,信號完整性要求,給高頻數字信號一個完整的回流路徑,並減少直流網絡的布線。當然還有散熱,特殊器件安裝要求鋪銅等等原因。

22、在一個系統中,包含了dsp和pld,請問布線時要注意哪些問題呢?

看你的信號速率和布線長度的比值。如果信號在傳輸線上的時延和信號變化沿時間可比的話,就要考慮信號完整性問題。另外對于多個DSP,時鍾,數據信號走線拓普也會影響信號質量和時序,需要關注。

23、除protel工具布線外,還有其他好的工具嗎?

至于工具,除了PROTEL,還有很多布線工具,如MENTOR的WG2000,EN2000系列和powerpcb,Cadence的allegro,zuken的cadstar,cr5000等,各有所長。

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